Cette page décrit quelques règles essentielles à prendre en compte lors de la conception d'une carte basée sur des éléments Jtag afin d'optimiser le test Boundary-Scan.

• Déterminer quels sont les composants Jtag sur la carte. Y a t-il certains composants non-Jtag pouvant être changés en composant Jtag pour offrir une meilleure couverture du test ?

• Utiliser des buffers intégrants la fonction Jtag ( sources de composants : TI et Fairchild/National Semiconductor).

• Est-ce que les fichiers BSDL sont disponibles pour tous les composants Jtag de la carte ? Est-ce que ces fichiers ont été validés ?

• Est-ce que tous les circuits Jtag de la carte sont regroupés en une seule chaîne Boundary Scan ? Ceci est préférable pour optimiser le test des interconnexions ? (Voir ScanPlus Runner, Test d'interconnexion).

• Y a t-il de la mémoire Flash sur la carte ? Est-elle entourée de composants Jtag ? Si oui, cela permettra sa programmation et son test (voir ScanPlus Flash).

• Y a t-il des composants mémoires sur la carte (SRAM, DRAM, etc…) entourées de composants Jtag ? Si oui, ces mémoires pourront être testées (voir ScanPlus Runner, Test de la mémoire).

• Assurez-vous que les broches de type Chip Select et Enable de composants non-Jtag soient contrôlées par des broches Jtag afin qu'elles puissent être inhibées lors du test de la carte pour prévenir d'éventuels conflits de bus.

• Vérifier les accès aux clusters non-Jtag (portes NAND, etc…). Sont-ils entourés de composants Jtag ? Si oui, ceci permettra à ces composants d'être testés (voir ScanPlus Runner, Test des clusters).

• Y a t-il des composants Jtag programmables sur la carte (CPLD, FPGA, etc…) ? Si oui, ces composants de toutes marques (Latice, Xilinx, Altera, Vantis, etc…) pourront être programmés, vérifiés, effacés via le bus Jtag (voir ScanPlus Runner, In-System-Programming).

• Est-ce que le TAP (Test Access Port) est bufferisé ? Le TAP devra être bufferisé pour prévenir tous problèmes liés à l'horloge et au niveau de tension sur les lignes.

• Quelle est le niveau de tension des composants Jtag de votre carte (5V, 3.3V, etc…) ? Adoptez de préférence un contrôleur Jtag pouvant modifier le niveau de tension de son bus Jtag ( voir le contrôleur PCI-1149.1 de Corelis, avec niveau de tension programmable de 2V à 3.4V et compatible 5V). Ceci évitera l'ajout de régulateur ou de montage potentiométrique.

• Afin de tester des connecteurs ou des signaux importants issus de composants non-Jtag, il serait préférable de regrouper ces signaux sur un connecteur de test contrôlé par des E/S Jtag (voir le ScanIO/280).